spr1i2.pdf
(
483 KB
)
Pobierz
Marek Karpioski (181172), Mihał Kazara (181132)
UCiSW1 Laboratorium – poniedziałek1115 / drinżJSugier
SPRAWOZDANIE Z LABORATORIUM NR 2 i 3
ZADANIE nr 0: PROSTYUKŁDNBRAMKACH NOR I NAND
CelemdwiczeniabyłozapoznanieizpłytąZL-9572orazrodowikiemXilinxISE,
atakżekonigurowaniezetawuprzezinterejJTGoraz utworzenie prostego projektu
opisanego schematem.
Nazymzadaniembyłozaprojektowanieukładukładającegoizdwóchlogicznych
ygnałówwejciowych(WE0, WE1),bramekNORiNNDorazdwóchlogicznychygnałów
wyjciowych(WY0, WY1). Jako, że było to naze pierwze zadanie na laboratorium,
projektowanierozpoczlimyodnaryowaniachematuukładu
Po narysowaniu schematu wygenerowalimyplik„Test Bench” w jzyku VHDL i
zawarlimywnimwpiyodpowiednioterująceygnałamiwejciowymi
WE0 <= '0', '1' after 200 ns, '0' after 400 ns;
WE1 <= '0', '1' after 300 ns, '0' after 500 ns;
Natpnie przeprowadzilimy ymulacj działania układu Na zajciach
wykorzytalimyprogramModelSim,natomiatnapotrzebnyprawozdaniakorzytalimyz
symulatora wbudowanego w Xilinx ISE – ISim Simulator Wykre zależnoci wartoci
ygnałówod chwili tznajdujeiponiżejipokazuje,żeukładdziałapoprawnie
KolejnymkrokiembyłozaprogramowanieizycznegoukładuprzezinterejJTG Do
ygnałówwejciowychprzypialimyprzycikiK0,K1adowyjciowychdiodyLED– LED0,
LED1. Przypisania dokonalimy w pliku koniguracyjnym płyty ZL-9572.
Zaprogramowanyukładtakżedziałałpoprawnie
Wnioski z przeprowadzonego wizenia
Dwiczeniewprowadzającepozwoliłonamnazapoznanieizpodtawamiobługi
rodowika Xilinx ISE Poznalimy zaadytworzenia chematów układów, generowania
plikówtetowychdla symulatora orazanalizywykreówpowtałychwtrakcieymulacji
Nauczylimyitakżeprogramowadpodłączonydokomputeraukładfizyczny.
1
Zadanie nr 1:
UKŁDSUMUJĄCY: y=(x+3)mod16
Naszym zadaniembyło zaprojektowanie układu dodającego do liczby 4-bitowej
(podawanejnawejciux3,x2,x1,x0) liczb3(0011)iprzekazującego wynik bdący reztąz
dzielenia przez 16 (mod16)nawyjcie(y3,y2,y1,y0).
Synteza układu
Syntezukładurozpoczlimyodporządzeniatabeliprawdy
x3 x2 x1 x0 y3 y2 y1 y0
0
0
0
0
0
0
0
1
1
1
0
0
0
1
0
1
0
0
2
0
0
1
0
0
1
0
1
3
0
0
1
1
0
1
1
0
4
0
1
0
0
0
1
1
1
5
0
1
0
1
1
0
0
0
6
0
1
1
0
1
0
0
1
7
0
1
1
1
1
0
1
0
8
1
0
0
0
1
0
1
1
9
1
0
0
1
1
1
0
0
10
1
0
1
0
1
1
0
1
11
1
0
1
1
1
1
1
0
12
1
1
0
0
1
1
1
1
13
1
1
0
1
0
0
0
0
14
1
1
1
0
0
0
0
1
15
1
1
1
1
0
0
1
0
Natpniedokonalimyminimalizacjifunkcji wyjddlaukładuzapomocą siatek Karnaugha
dlaimplikantów(jedynek).
y0
y1
x3x2\x1x0
00
01
11
10
x3x2\x1x0
00
01
11
10
00
1
0
0
1
00
1
0
1
0
01
1
0
1
1
01
1
0
1
0
11
1
0
0
1
11
1
0
1
0
10
0
0
0
1
10
1
0
1
0
y0 = |x3|x0 + x2x1 + x1|x0 + x2|x0
y1 = |x1|x0 + x1x0
y2
y3
x3x2\x1x0
00
01
11
10
x3x2\x1x0
00
01
11
10
00
0
1
1
1
00
0
0
0
0
01
1
0
0
0
01
0
1
1
1
11
1
0
0
0
11
1
0
0
0
10
0
1
1
1
10
1
1
1
1
y2 = |x2x0 + |x2x1 + x2|x1|x0
y3 = |x3x2x0 + |x3x2x1 + x3|x2 + x3|x1|x0
2
Shemat układu
Napodtawiezminimalizowanychunkcjiwyjd,tworzylimywrodowikuXilinxISE
chematprojektowanegoukładu,przedtawionyponiżej Dlaygnałówwejciowychukładu
zatoowalimymagitral
3
Symulacja
Ponaryowaniuchematuukładu,wygenerowalimyplik„TetBench”wjzykuVHDL
i wpialimy w nim natpujące intrukcje terujące pozwalające na dokładne
przetetowanieukładu:
X<="0000","0001"ater200n,"0010"ater400n,,"1111"ater2800n
Wykrezależnociwartociygnałówodchwilitznajdujeiponiżejipokazuje,żeukład
działapoprawniezwyłączeniemjednego z przypadków– kiedynawejciepodamy15
(1111),wynikpowinienwynoid2(0010),anie3(0011)Prawdopodobniepopełnilimywic
błądjużnaetapieyntezyukładu,asymulacja pozwoliła namnazybkiejegowyłapanie
Działaniezaprogramowanegoukładuizycznegobyłoidentyczne
Wnioski z przeprowadzonego wizenia
Dwiczeniepolegającenazaprojektowaniuukładukombinacyjnegopozwoliłonamna
szersze poznanie możliwoci rodowika Xilinx ISE Nauczylimy i,jak na schemacie
deiniowadmagitral i jakprzypiywaddoniejwartociPrzekonalimyi,żeymulacja
możewprotypoóbumożliwidzybkiewykryciebłdówwyntezieichemacieukładu
Zadanie nr 2:
LICZNIK: 0-2-1-3-4-5-6-7
Nazymzadaniembyłozaprojektowanie układu licznikaodliczającegowgekwencji0-
2-1-3-4-5-6-7,terowanegozegarem(CLK)iprzekazującegoaktualnytan(Q) nawyjcie
Synteza układu
Zuwaginakoniecznod przechowywaniapoprzedniegotanuukładu,zdecydowalimy
i na użycie przerzutników JK z dodatkowymi wejciami CE i CLR Syntez układu
rozpoczlimyodporządzeniatabeliprawdy iprzypomnieniatabeliprzejdprzerzutnikaJK:
t
t+1
Q (t)
Q (t+1)
J K
0
0
0 -
Q2
Q1
Q0
Q2
Q1
Q0
J2
K2
J1
K1
J0
K0
0
1
1 -
0
0
0
0
0
1
0
0
-
1
-
0
-
1
0
- 1
1
0
0
1
0
1
1
0
-
1
-
-
0
1
1
- 1
2
0
1
0
0
0
1
0
-
-
1
1
-
3
0
1
1
1
0
0
1
-
-
1
-
1
- oznacza stan dowolny czyli 0 lub 1
4
1
0
0
1
0
1
-
0
0
-
1
-
5
1
0
1
1
1
0
-
0
1
-
-
1
6
1
1
0
1
1
1
-
0
-
0
1
-
7
1
1
1
0
0
0
-
1
-
1
-
1
Natpniedokonalimyminimalizacjiunkcjiwzbudzeoprzerzutnikówdlaukładuzapomocą
iatekKarnaughadlaimplikantów(jedynek)
4
J0
K0
Q2\Q1Q0
00
01
11
10
Q2\Q1Q0
00
01
11
10
0
0
-
-
1
0
-
0
1
-
1
1
-
-
1
1
-
1
1
-
J0= Q2 + Q1 + Q0
K0= Q2 + Q1 + |Q0
J1
K1
Q2\Q1Q0
00
01
11
10
Q2\Q1Q0
00
01
11
10
0
1
1
-
-
0
-
-
1
1
1
0
1
-
-
1
0
1
0
0
J1= |Q2 + Q1 + Q0
K0= |Q2 + |Q1Q0
J2
K2
Q2\Q1Q0
00
01
11
10
Q2\Q1Q0
00
01
11
10
0
0
0
1
0
0
-
-
-
-
1
-
-
-
-
1
0
0
1
0
J2= Q2 + Q1Q0
K2= |Q2 + Q1Q0
Shemat układu
Napodtawiezminimalizowanychunkcjiwyjd,tworzylimywrodowikuXilinx ISE
chematprojektowanegoukładu,przedtawionyponiżej
Symulacja
Ponaryowaniuchematuukładu,wygenerowalimyplik„TetBench”wjzykuVHDL
idopialimywnimjednąintrukcj,odpowiedzialnązagenerowanieimpuluzegarowego
5
Plik z chomika:
kaqus
Inne pliki z tego folderu:
spr4.pdf
(570 KB)
spr3.pdf
(700 KB)
spr1i2.pdf
(483 KB)
Inne foldery tego chomika:
Bazy danych 2
Grafika komputerowa i komunikacja człowiek-komputer
Projektowanie efektywnych algorytmów
Technologie sieciowe 2
Urządzenia peryferyjne
Zgłoś jeśli
naruszono regulamin