PAMIĘĆ FRAM Z INT.RÓWNOLEGŁYM - FM1808.pdf - Dokumenty - phill2k

http://www.easy-soft.tsnet.pl

PAMIĘCI FRAM W ZASTOSOWANIACH PRAKTYCZNYCH.

PAMIĘĆ FRAM Z INT.RÓWNOLEGŁYM: FM1808

Wprowadzenie.

Poprzednio opisywałem pamięć z interfejsem szeregowym będącą alternatywą dla popularnej 24C64. Ten

artykuł opowie o innej odmianie pamięci FRAM tzn. wyposażonej w interfejs równoległy. W artykule skupię się

na ewentualnych różnicach, które napotka konstruktor dokonując wymiany pamięci RAM na jej ekwiwalent

FRAM.

Dlaczego FRAM?

Pamięci FRAM, aczkolwiek znane już od kilkunastu lat, dopiero teraz upowszechniają się dzięki uproszczeniu

technologii ich produkcji. Przypomnijmy, że podstawową cechą tejże jest stałość zawartości, również w

przypadku zaniku napięcia zasilania, przy jednocześnie bardzo dużej szybkości pracy: znacznie wyższej, aniżeli

osiągają pamięci wykonane w technologii EEPROM czy FLASH EEPROM. Używając porównania można

powiedzieć, że pamięć FRAM pracuje tak, jak statyczna pamięć RAM o zasilaniu bateryjnym, jednak do

podtrzymania zawartości wcale bateria nie jest potrzebna. Daje to duże, potencjalne korzyści przy budowie

urządzenia elektronicznego umożliwiając chociażby uniknięcie konieczności stosowania skomplikowanych

układów ładujących akumulatory, czy też przełączających zasilanie. Pozwala również na znaczny wzrost

niezawodności urządzenia oraz obniżenie kosztów jego produkcji.

Pamięć FM1808 (32k x 8 bit).

Producent pamięci FM1808 wyposażył ją w interfejs równoległy. Schemat blokowy pamięci pokazano na

rysunku 1. O zaletach interfejsu równoległego nie trzeba nikogo przekonywać: szybki dostęp do danych,

uproszczone funkcje zapisu i odczytu. Wadą jest konieczność wykonania całkiem sporej liczby połączeń. To

jednak są cechy wspólne zarówno pamięci RAM, EEPROM jak i FRAM.

Rysunek 1. Schemat blokowy pamięci FM1808.

Budowa pamięci jest typowa: kontroler, dekodery wierszy i kolumn, układy driverów dopasowujących napięcia i

prądy fizycznej struktury układu do otoczenia. Wewnętrznie pamięć zorganizowana jest w 32 bloki po 8 kbit

każdy. 5 najbardziej znaczących bitów adresu wybiera jeden z 8 bloków do operacji zapisu / odczytu. Te

działania odbywają się wewnątrz układu i nie mają wpływu na aplikację użytkownika, jednak ten chcąc bardziej

efektywnie wykorzystać pamięć, może zorganizować dane w takie bloki, co ma duży wpływ na czas trwania

operacji na komórkach pamięci oraz jej żywotność.

J.Bogusz „Pamięć FRAM FM1808”

STRONA 1/4

http://www.easy-soft.tsnet.pl

Wewnętrznie pamięć FRAM wykorzystuje mechanizm odtwarzania stanu ładunków (opis w części 1 artykułu). W

związku z tym każda operacja zapisu czy odczytu wymaga przemieszczenia ładunku. Architektura pamięci

bazuje na obszarach adresowanych za pomocą wierszy i kolumn. Każdy zapis czy odczyt pociąga za sobą

zmianę stanu ładunków dla danego wiersza. W pamięci FM1808 wiersz posiada długość 32 bitów. Każda

następna „paczka” 4 bajtów powoduje użycie następnego obszaru wiersza. W związku z tym, czas

funkcjonowania pamięci (pamiętajmy, że tak, jak pamięć EEPROM tak i FRAM ma bardzo dużą - 10 10 , ale

ograniczoną liczbę zapisów) może być wydłużony przez zapis często zmieniających się danych w różnych

wierszach.

Zapis i odczyt danych.

O ile poprzednio opisywana pamięć szeregowa funkcjonowała identycznie, jak jej odpowiednik EEPROM (z tym,

że znacznie szybciej), o tyle przy zastosowaniu równoległej pamięci FRAM, należy zwrócić uwagę na pewien

szczegół. Typowo pamięć RAM przy odczycie, czy zapisie, jeśli pracuje w konfiguracji z pojedynczym układem

pamięci, może mieć sygnał wyboru CE (Chip Enable) podłączony na stałe do masy i mimo wszystko poprawnie

pracować. Kontroler pamięci RAM pozwala na to, aby sygnał wyboru CE pozostał aktywny nawet wówczas, gdy

zmienia się adres na magistrali adresowej. Na rysunku 2 przedstawiono przykładowy przebieg sygnałów przy

zapisie pamięci RAM. Oczywiście zazwyczaj sygnał CE podłączony jest do wyjścia dekodera adresów i steruje

wyborem np. banku pamięci.

Rysunek 2. Przebieg sygnału CE na tle adresów i danych podczas obsługi pamięci RAM.

Nieco inaczej wyglądają przebiegi czasowe przy obsłudze pamięci FRAM. O ile adres i dane pojawiają się w

identyczny sposób, to jednak opadające zbocze sygnału CE powoduje zapis adresu do wewnętrznego rejestru.

Dopiero po tej operacji na szynie danych pojawić się mogą dane zapisywane do pamięci bądź też z niej

odczytywane. Jest to podstawowa cecha różniąca implementacje obu rodzajów pamięci. Na rysunku 3 pokazano

przebiegi czasowe podczas dostępu do pamięci FRAM.

Rysunek 3. Przebieg sygnału CE na tle adresów i danych podczas odczytu pamięci FRAM.

Uwagi na temat realizacji praktycznej.

Różne wykorzystanie sygnału CE nieznacznie tylko komplikuje sterowania zapisem i odczytem pamięci.

Oczywiście w przypadku programowej obsługi pamięci FM1808, poprawne generowanie sygnału CE nie

nastręcza żadnych trudności. Wówczas to najczęściej adresy podłączone są do jednego z portów

mikrokontrolera, dane do drugiego a sygnał CE to zupełnie odrębne wyprowadzenie, którym można dowolnie

sterować. Nieco trudniej wydaje się być przy umieszczeniu pamięci w przestrzeni adresowej zewnętrznej

pamięci danych mikrokontrolera.

Przyjrzyjmy się rysunkowi 4. Pokazano na nim przebiegi czasowe sygnałów WR, ALE, PSEN oraz adresów i

danych typowego mikrokontrolera z rodziny 8051. Uwaga: CPU taktowane jest sygnałem zegarowym f OSC /12!

Rysunek pochodzi z dokumentacji mikrokontrolera AT89S8252, bardzo popularnego w zastosowaniach

amatorskich. W tabeli umieszczonej pod rysunkiem zestawiono opisy sygnałów widocznych na rysunkach, wraz

z najkrótszymi czasami ich trwania wyznaczonymi dla rezonatora kwarcowego 24 MHz. Rysunek ilustruje

przebiegi czasowe przy zapisie danych do pamięci zewnętrznej.

Łatwo jest zauważyć, że od zmiany stanu sygnału ALE na niski oznaczającej obecność ważnego adresu na

magistrali adresowej, do zmiany stanu sygnału RD na niski oznaczającej żądanie odczytu danych, upływa czas

t LLWL równy co najmniej 3•t CLCL - 50 ns, co dla rezonatora kwarcowego 24 MHz daje wynik około 76 ns. Czas

dostępu do danych w pamięci FRAM wynosi co najwyżej 70 ns po zmianie stanu sygnału OE na niski. W związku

z tym podłączając sygnał wyjściowy RD mikrokontrolera do wejścia OE pamięci oraz łącząc CE z wyjściem

dekodera adresów, bez większych trudności można dołączyć pamięć FRAM do własnego układu. Praktycznie w

większości przypadków nie będzie to wymagać prawie żadnych zmian konstrukcyjnych. Przykład takiej aplikacji,

gdzie pamięć FRAM podłączona jest od adresu 0 do 8000H pokazano na rysunku 5. Pamięć dostępna jest przez

J.Bogusz „Pamięć FRAM FM1808”

STRONA 2/4

http://www.easy-soft.tsnet.pl

obecne na liście rozkazów mikrokontrolera rozkazy MOVX. Zmiana sygnału CE generowana jest przez sumę

logiczną sygnału ALE oraz adresu AD15 (bramka OR – 74LS32). Układ pamięci jest wybrany tylko wówczas, gdy

oba sygnały mają wartość logiczną „0”. Użycie bramki konieczne jest właśnie ze względu na pamięć FRAM,

pamięć RAM obejdzie się bez niej z powodzeniem i w przypadku jej zastosowania, sygnał AD15 można

podłączyć wprost do wejścia CE.

Symbol

Parametr

Wartość

Czas trwania dla

rezonatora

kwarcowego

24MHz.

t CLCL

1/f OSC

1/24MHz

42 ns

t LHLL

Czas trwania sygnału ALE

2•t CLCL - 40 ns

44 ns

t WHLH Czas od stanu wysokiego RD lub WR do

stanu wysokiego ALE

t CLCL - 20 ns

22 ns

t LLDV

Czas od stanu niskiego ALE do odczytu

danych

maks. 8•t CLCL - 150

186 ns

t RLRH Czas trwania sygnału RD

6•tCLCL - 100 ns

152 ns

t LLWL Czas od stanu niskiego ALE do stanu

niskiego RD lub WR

3•t CLCL - 50 ns

76 ns

t WLWH Czas trwania sygnału WR

6•t CLCL - 100 ns

152 ns

t LLAX

Czas podtrzymania adresu po osiągnięciu

stanu niskiego przez sygnał ALE

t CLCL – 20 ns

22 ns

t RLDV Czas od zmiany stanu RD na niski do

odczytu danych

5•t CLCL – 90 ns

120 ns

t RLAZ

Czas od zmiany stanu sygnału RD na niski

do zaniku adresu

0 ns

t RHDZ Czas do następnej operacji odczytu po

sygnale RD

maks. 2t CLCL – 28 ns

76 ns

t RHDX Czas podtrzymania danych po sygnale RD

0 ns

t AVLL

Czas od ustalenie się adresu do stanu

niskiego sygnału ALE

t CLCL – 20 ns

22 ns

t QVWX Czas od ustalenia się danych do zmiany

sygnału WR

t CLCL – 20 ns

22 ns

t QVWH Czas od ustalenia się danych do stanu

wysokiego sygnału WR

7•t CLCL – 120 ns

174 ns

t WHQX Czas podtrzymania danych po sygnale WR

t CLCL – 20 ns

22 ns

t AVWL Czas od ustalenie się adresu do stanu

niskiego sygnału RD lub WR

4•t CLCL – 75 ns

93 ns

Rysunek 4. Przebiegi sygnałów przy zapisie danych do pamięci w obszarze XDATA (mikrokontroler 8051).

J.Bogusz „Pamięć FRAM FM1808”

STRONA 3/4

http://www.easy-soft.tsnet.pl

Rysunek 5. Schemat przykładowej aplikacji wykorzystującej pamięć FRAM FM1808.

Uwagi na temat zasilania.

Pamięć FM1808 pracuje poprawnie w zakresie napięć zasilania od 4,5 do 5,5V (FM18L08: 3..3,6V). Nie mniej

jednak wewnętrzny kontroler pamięci w żaden sposób nie blokuje jej pracy, gdy napięcie zasilające nie ma

wartości nominalnej. W związku z tym na aplikację użytkową spada konieczność kontroli poprawności napięcia

zasilającego. Dla większości aplikacji typowe jest utrzymywanie procesora w stanie „reset”, jeśli napięcie spada

poniżej pewnej dopuszczalnej wartości. W takiej sytuacji nie są konieczne żadne dodatkowe kroki

przedsięwzięte w celu sprawdzenia czy napięcie zasilające mieści się w granicach tolerancji.

Jacek Bogusz

jacek.bogusz@easy-soft.tsnet.pl

J.Bogusz „Pamięć FRAM FM1808”

STRONA 4/4

PAMIĘĆ FRAM Z INT.RÓWNOLEGŁYM - FM1808.pdf

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: