04-2005_051-055.pdf

P O D Z E S P O Ł Y

Pamięci FRAM

w zastosowaniach

praktycznych, część 2

Miesiąc temu opisywałem pamięć FRAM z

interfejsem szeregowym będącą alternatywą

dla popularnej 24C64. W tej części artykułu

opowiem o innej odmianie pamięci FRAM

– wyposażonej w interfejs równoległy. W

artykule skupię się na różnicach, które napotka

konstruktor dokonując wymiany pamięci RAM

na jej ekwiwalent z rodziny FRAM.

Dlaczego FRAM?

Pamięci FRAM, aczkol-

wiek znane już od kilku-

nastu lat, dopiero teraz

upowszechniają się dzięki

uproszczeniu technologii

ich produkcji. Przypomnij-

my, że podstawową cechą

tejże jest nieulotność (rów-

nież w przypadku zaniku

napięcia zasilania), przy

jednocześnie bardzo dużej

szybkości pracy, znacznie

wyższej, aniżeli osiągają

pamięci wykonane w tech-

nologii EEPROM czy Flash

EEPROM. Można powie-

dzieć, że pamięć FRAM

pracuje tak, jak statyczna

pamięć RAM o zasilaniu

bateryjnym, jednak do pod-

trzymania zawartości bateria

nie jest potrzebna. Daje to

duże korzyści przy budo-

wie urządzenia elektronicz-

nego, umożliwiając chociaż-

by uniknięcie konieczności

stosowania skomplikowa-

nych układów ładujących

akumulatory czy też przełą-

czających zasilanie. Pozwala

również na znaczny wzrost

niezawodności urządzenia

oraz obniżenie kosztów

jego produkcji.

mat blokowy pamięci poka-

zano na rys. 2 . O zaletach

interfejsu równoległego nie

trzeba nikogo przekony-

wać: szybki dostęp do da-

nych, uproszczone funkcje

zapisu i odczytu. Wadą

jest konieczność wykona-

nia całkiem sporej liczby

połączeń. To jednak są ce-

chy wspólne zarówno pa-

mięci RAM, EEPROM jak

i FRAM.

Budowa pamięci jest

typowa: kontroler, deko-

dery wierszy i kolumn,

układy driverów dopaso-

wujących napięcia i prądy

fizycznej struktury układu

do otoczenia. Wewnętrz-

nie pamięć zorganizowa-

na jest w 32 bloki po 8

kb każdy. Pięć najbardziej

znaczących bitów adresu

wybiera jeden z 8 bloków

do operacji zapisu/odczy-

tu. Te działania odbywają

się wewnątrz układu i nie

mają wpływu na aplikację

użytkownika, jednak ten

chcąc bardziej efektywnie

wykorzystać pamięć, może

zorganizować dane w takie

bloki, co ma duży wpływ

na czas trwania opera-

cji na komórkach pamięci

oraz jej żywotność.

Wewnętrznie pamięć

FRAM wykorzystuje me-

chanizm odtwarzania stanu

ładunków (opis w pierw-

Rys. 2. Schemat blokowy pamięci FM1808

szej części artykułu). W

związku z tym każda ope-

racja zapisu czy odczytu

wymaga przemieszczenia

ładunku. Architektura pa-

mięci bazuje na obszarach

adresowanych za pomocą

wierszy i kolumn. Każdy

zapis i odczyt pociąga za

sobą zmianę stanu ładun-

ków dla danego wiersza.

W pamięci FM1808 wiersz

posiada długość 32 bitów.

Każda następna „paczka”

4 bajtów powoduje użycie

następnego obszaru wier-

sza. W związku z tym,

czas funkcjonowania pa-

mięci (pamiętajmy, że tak,

jak pamięć EEPROM tak i

FRAM ma bardzo dużą –

10 10 , ale ograniczoną licz-

bę zapisów) może być wy-

dłużony przez zapis często

zmieniających się danych

w różnych wierszach.

nie, jak jej odpowiednik

EEPROM (z tym, że znacz-

nie szybciej), o tyle przy

zastosowaniu równoległej

pamięci FRAM, należy

zwrócić uwagę na pewien

szczegół. Typowo pamięć

RAM przy odczycie, czy

zapisie, jeśli pracuje w

konfiguracji z pojedynczym

układem pamięci, może

mieć sygnał wyboru CE

( Chip Enable ) podłączony

na stałe do masy i mimo

wszystko poprawnie pra-

cować. Kontroler pamięci

RAM pozwala na to, aby

sygnał wyboru CE pozostał

aktywny nawet wówczas,

gdy zmienia się adres na

magistrali adresowej. Na

rys. 3 przedstawiono przy-

kładowy przebieg sygnałów

przy zapisie pamięci RAM.

Oczywiście zazwyczaj sy-

gnał CE podłączony jest

do wyjścia dekodera adre-

sów i steruje wyborem np.

banku pamięci.

Nieco inaczej wyglądają

przebiegi czasowe przy ob-

Pamięć FM1808

(32k x 8 bit)

Producent pamięci

FM1808 wyposażył ją w

interfejs równoległy. Sche-

Zapis i odczyt danych

O ile poprzednio opi-

sywana pamięć szeregowa

funkcjonowała identycz-

Elektronika Praktyczna 4/2005

P O D Z E S P O Ł Y

Rys. 3. Przebieg sygnału CE na tle adresów i danych

podczas obsługi pamięci RAM

słudze pamięci FRAM. O

ile adres i dane pojawiają

się w identyczny sposób,

to jednak opadające zbocze

sygnału CE powoduje za-

pis adresu do wewnętrzne-

go rejestru. Dopiero po tej

operacji na szynie danych

pojawić się mogą dane za-

pisywane do pamięci bądź

też z niej odczytywane.

Jest to podstawowa cecha

różniąca implementacje

obu rodzajów pamięci. Na

rys. 4 pokazano przebiegi

czasowe podczas dostępu

do pamięci FRAM.

z portów mikrokontrolera,

dane do drugiego, a sy-

gnał CE to zupełnie odręb-

ne wyprowadzenie, którym

można dowolnie sterować.

Nieco trudniej wydaje się

być przy umieszczeniu pa-

mięci w przestrzeni adre-

sowej zewnętrznej pamięci

danych mikrokontrolera.

Przyjrzyjmy się rys. 5 .

Pokazano na nim przebie-

gi czasowe sygnałów WR,

ALE, PSEN oraz adresów

i danych typowego mikro-

kontrolera z rodziny 8051

( Uwaga: CPU taktowane

jest sygnałem zegarowym

f OSC /12! ). Rysunek pochodzi

z dokumentacji mikrokon-

trolera AT89S8252, bardzo

popularnego w zastosowa-

niach amatorskich. Rysu-

nek ilustruje przebiegi cza-

sowe przy zapisie danych

do pamięci zewnętrznej.

Łatwo jest zauważyć, że

od zmiany stanu sygnału

ALE na niski oznaczającej

obecność ważnego adresu

na magistrali adresowej, do

zmiany stanu sygnału RD

na niski oznaczającej żąda-

nie odczytu danych, upły-

wa czas t LLWL równy co

najmniej 3*t CLCL – 50 ns,

co dla rezonatora kwarco-

wego 24 MHz daje wynik

około 76 ns. Czas dostę-

pu do danych w pamięci

FRAM wynosi co najwyżej

70 ns po zmianie stanu

sygnału OE na niski. W

związku z tym podłącza-

jąc sygnał wyjściowy RD

mikrokontrolera do wejścia

OE pamięci oraz łącząc

CE z wyjściem dekodera

adresów, bez większych

trudności można dołączyć

pamięć FRAM do własne-

go układu. Praktycznie w

większości przypadków nie

będzie to wymagać prawie

żadnych zmian konstrukcyj-

nych. Przykład takiej apli-

kacji, gdzie pamięć FRAM

podłączona jest od adresu

0 do 8000H pokazano na

rys. 6 . Pamięć dostępna

jest przez obecne na liście

rozkazów mikrokontrolera

rozkazy MOVX. Zmiana

sygnału CE generowana

Rys. 4. Przebieg sygnału CE na tle adresów i danych

podczas odczytu pamięci FRAM

Rys. 5. Przebiegi sygnałów przy zapisie danych do pa-

mięci w obszarze XDATA (mikrokontroler 8051)

Uwagi na temat realizacji

praktycznej

Różne wykorzystanie

sygnału CE nieznacznie

tylko komplikuje stero-

wania zapisem i odczy-

tem pamięci. Oczywiście

w przypadku programowej

obsługi pamięci FM1808,

poprawne generowanie sy-

gnału CE nie nastręcza

żadnych trudności. Wów-

czas to najczęściej adresy

podłączone są do jednego

Tab. 1.

Symbol

Parametr

Wartość

Czas trwania dla

rezonatora kwarcowego

24MHz.

t CLCL

1/f OSC

1/24 MHz

42 ns

t LHLL

Czas trwania sygnału ALE

2•t CLCL – 40 ns

44 ns

t WHLH

Czas od stanu wysokiego RD lub WR do

stanu wysokiego ALE

t CLCL – 20 ns

22 ns

t LLDV

Czas od stanu niskiego ALE do odczytu

danych

maks. 8•t CLCL – 150

186 ns

t RLRH

Czas trwania sygnału RD

6•tCLCL – 100 ns

152 ns

t LLWL

Czas od stanu niskiego ALE do stanu

niskiego RD lub WR

3•t CLCL – 50 ns

76 ns

t WLWH

Czas trwania sygnału WR

6•t CLCL – 100 ns

152 ns

t LLAX

Czas podtrzymania adresu po osiągnięciu

stanu niskiego przez sygnał ALE

t CLCL – 20 ns

22 ns

t RLDV

Czas od zmiany stanu RD na niski do

odczytu danych

5•t CLCL – 90 ns

120 ns

t RLAZ

Czas od zmiany stanu sygnału RD na niski

do zaniku adresu

0 ns

t RHDZ

Czas do następnej operacji odczytu po

sygnale RD

maks. 2t CLCL – 28 ns

76 ns

t RHDX

Czas podtrzymania danych po sygnale RD

0 ns

t AVLL

Czas od ustalenie się adresu do stanu

niskiego sygnału ALE

t CLCL – 20 ns

22 ns

t QVWX

Czas od ustalenia się danych do zmiany

sygnału WR

t CLCL – 20 ns

22 ns

t QVWH

Czas od ustalenia się danych do stanu

wysokiego sygnału WR

7•t CLCL – 120 ns

174 ns

t WHQX

Czas podtrzymania danych po sygnale WR t CLCL – 20 ns

22 ns

t AVWL

Czas od ustalenie się adresu do stanu

niskiego sygnału RD lub WR

4•t CLCL – 75 ns

93 ns

Elektronika Praktyczna 4/2005

P O D Z E S P O Ł Y

Elektronika Praktyczna 4/2005

P O D Z E S P O Ł Y

Uwagi na temat zasilania

Pamięć FM1808 pracu-

je poprawnie w zakresie

napięć zasilania od 4,5 do

5,5 V (FM18L08: 3...3,6 V).

Nie mniej jednak wewnętrz-

ny kontroler pamięci w ża-

den sposób nie blokuje jej

pracy, gdy napięcie zasila-

jące nie ma wartości nomi-

nalnej. W związku z tym

na aplikację użytkową spada

konieczność kontroli popraw-

ności napięcia zasilające-

go. Dla większości aplikacji

typowe jest utrzymywanie

procesora w stanie „reset”,

jeśli napięcie spada poniżej

pewnej dopuszczalnej warto-

ści. W takiej sytuacji nie są

konieczne żadne dodatkowe

kroki przedsięwzięte w celu

sprawdzenia czy napięcie

zasilające mieści się w gra-

nicach tolerancji.

Jacek Bogusz, EP

jacek.bogusz@ep.com.pl

Rys. 6. Schemat przykładowej aplikacji wykorzystującej pamięć FRAM FM1808

Dodatkowe informacje

jest przez sumę logiczną

sygnału ALE oraz adresu

AD15 (bramka OR – 74L-

S32). Układ pamięci jest

wybrany tylko wówczas,

gdy oba sygnały mają war-

tość logiczną „0”. Użycie

bramki konieczne jest wła-

śnie ze względu na pamięć

FRAM, pamięć RAM obej-

dzie się bez niej z powo-

dzeniem i w przypadku jej

zastosowania, sygnał AD15

można podłączyć wprost

do wejścia CE.

CIT International PL Sp. z o.o.

53-015 Wrocław,

al. Karkonoska 8

tel. (71) 793 05 00

e-mail: info@citworld.com,

http://www.citworld.com

Elektronika Praktyczna 4/2005

P O D Z E S P O Ł Y

Elektronika Praktyczna 4/2005

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: