@@@F_Titel «zappeur» de copybit @@@F_Text @@@F_Untertitel recopie numérique sans retenue @@@F_Text @@@F_Textfett projet: H. Hanft @@@F_Text @@@F_Einleitung Le dispositif baptisé SCMS (Serial Copy Management System = Système de Gestion de Copie en Série) interdit les recopies de signaux d'audio numérique de seconde génération. Cette technique anti-copie a l'inconvénient d'être activée même pour ses propres enregistrements. Ce n'est pas la première fois qu'Elektor évoque cet aspect des choses, mais la question reste d'actualité. C'est d'ailleurs pour cela que nous vous proposons ce montage au prix abordable facile à réaliser permettant de débarrasser le signal audio S/PDIF de ce copy-prohibit-bit gênant. @@@F_Text @@@Bild 51.TIF Le but de la réalisation décrite dans le présent article est de permettre une recopie numérique illimitée-ce qui exige que nous arrivions à éliminer le bit de protection sans pour autant, au cours de ce processus, porter la moindre atteinte au signal audio. Notre «zappeur» de copybit a été spécifiquement conçu à cette intention; de plus, son concept est tel qu'il ne nécessite pas d'intervention dans l'installation audio. Le montage est tout simplement pris en série dans la liaison sérielle numérique (optique ou coaxiale) reliant les appareils de reproduction et d'enregistrement concernés. La liste des avantages de ce projet mérite d'être faite: - Absence d'intervention à l'intérieur d'un appareil audio; - Convient aux signaux d'entrée et de sortie tant optiques que coaxiaux; - N'utilise que des composants standard; - Ne fait pas appel à des composants complexes programmables du type PAL ou EPLD; - Concept simple facilitant le réglage; - Excellente régénération de l'horloge par utilisation de boucles de verrouillage de phase, (PLL = suppression de l'instabilité); - Visualisation par LED de la fréquence d'échantillonnage (48, 44,1 ou 32 kHz) utilisée; - Reconnaissance automatique de la fréquence d'échantillonnage correcte et basculement immédiat sur cette dernière; - Faible consommation par l'utilisation de circuits CMOS. @@@F_Klickfont @@@Klickbild 12F.EPS Figure 1. Synoptique du «zappeur de copybit». Au coeur du bloc important @@@Klickbild 12F.EPS «décodage et désactivation du copy-prohibitbit» règne une EPROM. @@@F_Text @@@F_Textfett Le fonctionnement @@@F_Text La figure 1 vous propose le synoptique du «zappeur» de copybit. Un rapide examen nous montre qu'il se compose de plusieurs sous-ensembles, à savoir, dans l'ordre logique de traitement: - conversion optique -> électrique du signal S/PDIF; - réseau de différentiation avec obtention de la valeur absolue; - PLL pour la régénération de l'horloge; -reconnaissance et traitement de l'horloge S/PDIF; - décodage et désactivation du copy-prohibit-bit; - et, pour finir, conversion du signal S/PDIF électrique -> optique. Examinons-les en nous aidant du schéma représenté en figure 2, qui, on le voit, n'a rien de bien impressionnant. @@@F_Klickfont @@@Klickbild 11.EPS Figure 2. L'électronique dans toute sa splendide simplicité. Elle ne comporte que @@@Klickbild 11.EPS des composants courants; le réglage du circuit ne recèle pas de chausse-trappe. @@@F_Text @@@F_Textfett Conversion optique -> électrique du signal S/PDIF @@@F_Text Cette conversion des signaux S/PDIF fait appel à un récepteur intégré classique du type TORX173, IC1. Ce composant, qui sert également d'embase d'entrée, convertit directement le signal optique fourni par la liaison optique en un signal électrique de niveau TTL. Nous avons bien entendu également prévu une entrée destinée aux signaux coaxiaux «ordinaires». Elle prend la forme de l'embase Cinch K1 prise en parallèle, par le biais de la résistance R2, sur la sortie de IC1. @@@F_Textfett Réseau de différentiation @@@F_Text Ce sous-ensemble a pour fonction de détecter les flancs montants ou descendants du signal S/PDIF entrant. Cela se traduit tout simplement par l'émission, à chaque flanc (montant ou descendant) du signal S/PDIF, d'une impulsion positive de longueur définie, servant à la synchronisation de la PLL montée en aval. Ce sont 3 portes OUEXclusif (EXOR), IC2 a à IC2 c, associées aux réseaux RC R5/C3 et R6/C4, qui remplissent cette fonction. @@@F_Textfett Les boucles à verrouillage de phase (PLL) @@@F_Text Il est fait appel, en vue de la régénération, à partir du signal S/PDIF, de la fréquence d'horloge, à 2 PLL distinctes: la première pour les fréquences 6,144 MHz (fréquence d'échantillonnage de 48 kHz) et 5,6448 MHz (fréquence d'échantillonnage de 44,1 kHz), la seconde pour la fréquence de 4,096 MHz (fréquence d'échantillonnage de 32 kHz). Nous avons utilisé, en vue de limiter le nombre de composants, 2 circuits de PLL du type 74 HCT4046, IC3 et IC4. Ce type de circuit intègre, outre le comparateur de phase proprement dit, également un VCO (Voltage Controlled Oscillator = oscillateur commandé en tension) interne. Comme le montre le schéma, IC3 et IC4 ne nécessitent que fort peu de composants connexes. Le dimensionnement des 2 PLL est pratiquement identique, la seule différence se situant au niveau de la valeur de la résistance (R7 et R10) servant à définir la fréquence centrale du VCO. @@@F_Textfett Reconnaissance de la fréquence d'horloge @@@F_Text Cette partie du circuit sert à la détection de la fréquence d'échantillonnage du signal S/PDIF et à sa transmission vers le sous-ensemble de décodage. L'électronique chargée de cette fonction se compose du quadruple comparateur du type LM339, IC5 a à IC5 d, associé à 4 portes NON-OU (NOR), IC6 a à IC6 d. Les comparateurs reconnaissent le signal S/PDIF entrant et se chargent en outre de mettre à contribution, pour le traitement du signal, la PLL verrouillée à cet instant précis. On a en outre, pour la PLL chargée des fréquences d'échantillonnage de 48 et 44, 1 kHz, IC3 en l'occurrence, mesure, par le biais de 2 comparateurs, IC5 b et IC5 d, de la tension de régulation VCO concernée et visualisation de la fréquence d'échantillonnage par l'intermédiaire des LED D2 et D5. @@@F_Textfett Décodage et désactivation du copy-prohibit-bit @@@F_Text Le coeur de ce montage est bien évidemment constitué de l'électronique numérique chargée de «zapper» effectivement le bit de protection anti-copie. Ce sous- ensemble comporte un registre à décalage à 8 bits déclenché par flanc du type 74 HC164, IC7, une EPROM de 32 Koctets, IC8 et un verrou à 8 bits, lui aussi déclenché par flanc, du type 74 HC574, IC9. Le registre à décalage commande les lignes d'adresses A0 à A7 de l'EPROM, le verrou IC9 assurant le report des bits de donnée D1 à D7 vers les lignes d'adresses A8 à A14. Cette approche permet, grâce au programme grillé en EPROM, la reconnaissance du copy-inhibit-bit et sa désactivation. On dispose, sur la sortie Q0 (broche 19) du verrou, du signal S/PDIF dans sa forme modifiée. Nous aurions bien évidemment également pu, pour cette partie du montage, utiliser un microcontrôleur programmé, mais nous avons succombé au prix très abordable de ce type d'EPROM et à sa disponibilité universelle, ce qui n'est pas toujours le cas d'un EPLD. À cela s'ajoute que la programmation d'une EPROM peut facilement se faire à l'aide de moyens conventionnels. Les données binaires à mettre en EPROM sont produites par un petit programme en Pascal qui génère un fichier de 32768 octets. Notons cependant que ce composant existe tout programmé aux adresses habituelles. @@@F_Textfett Conversion électrique -› optique @@@F_Text Il est fait appel, pour la reconversion du signal S/PDIF électrique en signal optique, à un émetteur intégré du type TOTX173, IC10, un circuit intégré complémentaire en fait du TORX173 utilisé à l'entrée. Le signal TTL en provenance du verrou IC9 est transformé par IC10 en un signal optique équivalent transférable par le biais d'un câble optique. Comme cela avait été le cas à l'entrée, nous avons prévu, en parallèle sur IC10 et sous la forme de l'embase Cinch K2, une sortie coaxiale. @@@F_Klickfont @@@Klicktext F3.TXT Avec l'électronique numérique ... @@@F_Text @@@F_Textfett La réalisation @@@F_Text La réalisation de ce montage, à l'aide de la platine dont on retrouve en figure 3 la sérigraphie de l'implantation des composants et le dessin des pistes, n'a rien de bien sorcier. Le montage ne comporte pas de composant délicat et l'implantation des composants n'a rien de critique. Il suffit de «boucher les trous» de la sérigraphie à l'aide des composants mentionnés dans la liste des composants. @@@F_Klickfont @@@Klickbild C1.EPS Figure 3. Sérigraphie de l'implantation des composants et dessin des pistes de la @@@Klickbild C1.EPS platine dessinée à l'intention de cette réalisation. @@@F_Text Tous les composants sont couramment disponibles. L'EPROM IC8 est disponible programmée (EPS976516-1) auprès des adresses habituelles. Les 4 LED doivent être du type haut rendement (high efficiency), la valeur des résistances de limitation ayant été calculée en conséquence. Récapitulons les fonctions indicatrices des LED: *D2: fréquence d'échantillonnage de 48 kHz; *D5: fréquence d'échantillonnage de 44,1 kHz; *D9: fréquence d'échantillonnage de 32 kHz; *D10: absence de signal ou mauvais signal d'entrée. Une fois la réalisation du montage terminée, prenez le temps de comparer votre «chef-d'oeuvre» à l'exemplaire de la figure 4. L'alimentation prendra la forme d'un adaptateur secteur classique connecté à l'embase-jack K3. La tensi...
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