Laboratorium1-ISPSynarioSystem.pdf

ISP Synario System – laboratorium Synario.1

ISP Synario System – Laboratorium 1

Pełna nazwa pakietu : ISP Synario System

Identyfikacja : pozwala w zaawansowany sposób projektowa układy programowalne pLSI, ispLSI,

GAL firmy Lattice (ogólnie układy FPGA) – zwane dalej układami scalonymi lub urz dzeniami.

Projekt opiera si na zdefiniowaniu, symulacji zadanej aplikacji oraz wygenerowaniu i wypaleniu maski

przepale danego układu scalonego. W trakcie projektowania u ytkownik nie jest zmuszony do zwracania uwagi

na fizyczn realizacj swojej aplikacji – mo e pracowa na urz dzeniu wirtualnym, a nast pnie wykona w

dowolnej chwili „kompilacj ” swojej aplikacji na wybrany układ scalony (wykona proces fittingu). Operacj t

mo na wykonywa wielokrotnie, co oznacza, e dany projekt mo na „wpasowa ” w wiele typów urz dze .

Projekt mo e składa si zarówno ze schematów jak i modułów definicji tekstowych (zapisanych w

j zyku ABEL-HDL). Wybór metody zdefiniowania działania projektowanego urz dzenia pozostawiony jest

projektantowi. Ka da z tych metod ma oczywi cie swoje wady i zalety. ISP Synario System umo liwia ponadto

tworzenie hierarchicznych projektów, co oznacza, e zadanie wykonywane przez urz dzenie mo na podzieli na

moduły (bloki funkcyjne) i ka dy moduł osobno zdefiniowa i przetestowa , w dogodnej dla siebie formie

(schemat/tekst ABEL-HDL). Symulacja obejmuje zarówno testowanie logicznej poprawno ci działania aplikacji

jak i zale no ci czasowych (w tym m.in. hazardy).

Zalety :

wprowadzanie (definiowanie) projektu przy pomocy ró nych metod: tekstowych (u ywaj c j zyka

ABEL-HDL) i przy pomocy edytora schematów,

projektowanie aplikacji niezale ne od wyboru ko cowej implementacji (cało ciowy proces „kompilacji” i

optymalizacji projektu mo e by wykonany po okre leniu układu scalonego, na którym projekt ma by

zaprogramowany) – proces kompilacji i optymalizacji z uwzgl dnieniem danego typu układu scalonego

nazywa si fitting’iem,

hierarchiczna organizacja projektu, umo liwiaj ca zarazem definiowanie powtórnie u ywanych modułów

(bloków funkcyjnych),

mo liwo tworzenia projektu od szczegółu do ogółu oraz od ogółu do szczegółu,

definiowanie wektorów testowych (w celu symulacji) mo e odbywa si dla całego projektu jak i dla

poszczególnych jego modułów;

symulacja:

logiki - na etapie ogólnego projektu (przed fittingiem, którego wynikiem jest wygenerowanie pliku

JEDEC dla programatora)

działania danego układu scalonego – symulacja „pliku JEDEC”

ISP Synario System jest oprogramowaniem w wersjach na MS Windows oraz na Unix/Motif

Sposób projektowania :

- 1 -

ISP Synario System – laboratorium Synario.1

W katalogu C:\Synario\Docs znajduje si cz dokumentacji w postaci elektronicznej do systemu ISP

Synario, w formacie PDF:

Plik

zawarto

dokumentacja u ytkownika systemu Synario

SYNUM.PDF

dokumentacja do Nawigatora Projektu

PNUM.PDF

dokumentacja do edytora schematów

SYN _ ECS . PDF

opis j zyka ABEL-HDL

ABEL _ HDL . PDF

Synario składa si z wielu cz ci, dost pnych z nadrz dnego okna Nawigatora Projektu. Zadaniem tej

aplikacji jest utrzymanie spójno ci projektu oraz kontrola czynno ci wykonywanych na plikach ródłowych.

Okno nawigatora projektu składa si z dwóch cz ci: listy dokumentów ródłowych (lewa strona okna) oraz listy

mo liwych (dla wybranego dokumentu ródłowego) do wykonania procesów (jak np. kompilacja, optymalizacja,

symulacja, fitting, uruchomienie programu wy wietlaj cego wyniki symulacji):

Po wybraniu pliku ródłowego, Nawigator Projektu automatycznie wy wietli w prawej cz ci okna

mo liwe do wykonania procesy. Podwójne klikni cie na procesie uruchamia go (z ewentualnym wy wietleniem

wyników), natomiast podwójne klikni cie na pliku ródłowym powoduje wywołanie jego edytora.

- 2 -

ISP Synario System – laboratorium Synario.1

Przykładowy projekt

Podczas laboratorium Synario.1 nale y:

1. Utworzy nowy projekt

2. Doda i stworzy schemat

3. Utworzy wektory testowe

4. Skompilowa schemat i wektory testowe

5. Wykona symulacj funkcjonaln i sprawdzi przebiegi wyj ciowe

6. Utworzy symbol ze schematu stworzonego w p. 2

7. Poł czy go z tekstem napisanym w ABEL-HDL

8. Skompilowa moduł ABEL-HDL

9. Zmodyfikowa wektory testowe

10. Sprawdzi projekt (symulacja)

11. Prze wiczy nawigacj hierarchii projektu

ad. 1

Uruchomi ISP Synario System (z grupy lub menu ISP Synaro System ). Poka e si okno Nawitagora

Projektu. Wybra z menu Fe=>New Proect ... . Spowoduje to otwarcie okienka „ Create New Proect ”, w

którym nale y w katalogu C:\Synario\Examples utworzy katalog dla swojego projektu (przycisk

„ Create Dr... ” i wpisa nazw projektu w polu „ ProectFe Name ”. Rozszerzenie pliku projektu: .syn

Aby nada nazw projektowi, nale y podwójnie klikn na pole Untted i po pojawieniu si stosownego

okienka, wpisa dan nazw .

ad. 2

Z menu Nawigatora Projektu wybra „ Source=>New ... ” i nast pnie wybra Schematc . W odpowiedzi

na pytanie o nazw pliku poda demo.sch

Nale y utworzy nast puj cy schemat (opis post powania poni ej):

Poka e si czyste okienko edytora schematów. Wybra z menu „ Add=>Symbo ”, po czym zaznaczy

bibliotek GATES.LIB i symbol G_2AND, a nast pnie umie ci dwie bramki AND (jedna pod drug ) na

schemacie. Podobnie umie ci bramk OR (G_2OR) oraz przerzutnik D (g_d z biblioteki REGS.LIB) oraz

symbol pinu G_OUTPUT z biblioteki IOPADS.LIB.

Aby poł czy elementy, nale y u y „przewodu”: wybra z menu „ Add=>Wre ” i poł czy ze sob

wymagane punkty. Nast pnie nale y zdefiniowa sygnały wej ciowe i wyj ciowe do schematu; efekt ko cowy

ma wygl da nast puj co:

- 3 -

ISP Synario System – laboratorium Synario.1

Wybra z menu „ Add=>Net Name ”. W linii statusu okna pojawi si zapytanie o nazw – wpisa A i

nacisn Enter. Wska nik myszki b dzie teraz zawierał wpisan nazw sieci – nale y klikn w miejscu, gdzie

ma by podpi ty sygnał wej ciowy A do schematu. Podobnie nale y post pi z pozostałymi sygnałami ( B , C , D i

CK ). Nast pnie w celu zdefiniowania które sygnały s wej ciowymi a które wyj ciowymi, wybra z menu

„ Add=>I/O Marker ” i klikn na punkt zaczepienia sygnałów wej ciowych ( A , B , C , D , CK ), po czym wybra

w okienku I/O Marker opcj Output i klikn na punkcie zaczepienia sygnału wyj ciowego: OUT .

Nast pnie aby okre li , e symbol pinu wyj ciowego dotyczy pinu numer 4, wybra z menu

„ Add=>Symbol Attrbute ” i klikn na symbolu pinu. W okienku które si pojawiło, wybra opcj SynaroPn

i w miejsce ‘ * ’ wpisa 4 i zamkn okienko dialogowe.

Zapisa schemat i zamkn edytor.

module demo;

c,x = .c.,.x.;

CK,A,B,C,D,OUT PIN;

TEST_VECTORS

([CK,A,B,C,D]->[OUT])

[c,0,0,0,0]->[x];

[c,0,0,1,0]->[x];

[c,1,1,0,0]->[x];

[c,0,1,0,1]->[x];

END

ad. 3.

Z menu Nawigatora Projektu wybra „ Source=>New... ”,

AbelTestVectors . Na pytanie o nazw pliku z wektorami testowymi,

wpisa demo . Po pojawieniu si czystego okna edytora tekstu, wpisa

tekst obok.

Zapisa i wyj z edytora.

(stałe c i x to: .c. – sygnał zegara, .x. – szukany sygnał)

ad. 4.

W Nawigatorze Projektu zaznaczony plik ródłowy demo.sch podwójnie klikn w prawej cz ci okna

na „ Compe Schematc ” . To samo powtórzy dla pliku demo.abv ("Compe TestVectors") .

ad. 5.

Aby zobaczy wynik symulacji, maj c nadal zaznaczony plik demo.abv, klikn podwójnie na proces

„ Equaton Smuaton Waveorm ”. Poka e si czyste okno przegl darki przebiegów czasowych. Aby wybra

które przebiegi maj by wy wietlane, nale y z menu Edt wybra opcj Show . Nast pnie w okienku Show

Waveforms wybra kolejno sygnały przeznaczone do wy wietlenia, zatwierdzaj c ka dy wybór klikni ciem na

przycisk „ Show ”. Po wybraniu wszystkich sygnałów okno dialogowe mo na zamkn .

Nast pnie sprawdzi zgodno funkcjonaln ze zdefiniowanym schematem.

ad. 6

Otworzy schemat klikaj c podwójnie na pliku ródłowym schematu demo.sch

Z menu edytora schematów wybra „ Fe=>Matchng Symbo ”, co spowoduje zapisanie całego

schematu jako pojedynczy moduł / blok funkcyjny.

Zamkn edytor schematów.

- 4 -

ISP Synario System – laboratorium Synario.1

ad. 7.

Utworzy nowy schemat pod nazw pliku top.sch i umie ci na schemacie symbol demo z biblioteki

(Loca) – jest to schemat demo.sch w postaci bloku funkcyjnego.

Nast pnym krokiem jest umieszczenie na schemacie nowego bloku, którego działanie zostanie

zdefiniowane przy pomocy równa w j zyku ABEL-HDL. Z menu edytora schematów wybraę áAdd=>New

Bock Symbo... ” i wypełni okienko dialogowe w nast puj cy sposób:

Nast pnie klikn „ Run ” w celu stworzenia tego symbolu - bloku. Został on dodany do biblioteki (Loca)

i przywi zany do wska nika myszy. Doko czy tworzenie schematu, aby efekt ko cowy był nast puj cy:

Klikn dwukrotnie na ikon nowego nieznanego pliku ródłowego ( ), po czym wybra

ABEL-HDL Module. Nast pnie poda nazw modułu abeltop i nazw pliku abetop.ab , po czym wypełni plik

nast puj c tre ci :

MODULE abeltop

” Wejscia

IN1,IN2,IN3 PIN;

” Wyjscia

OUT1,OUT2,OUT3,OUT4 PIN;

Equations

OUT1 = IN1 & !IN3;

OUT2 = IN1 & !IN2;

OUT3 = !IN1 & IN2 & IN3;

OUT4 = IN2 & IN3;

END

Zapisa plik i zamkn edytor tekstu.

Hierarchia plików ródłowych w Nawigatorze Projektu powinna wygl da nast puj co:

- 5 -

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: