Reference manual.pdf

RM0008

Reference manual

STM32F101xx, STM32F102xx, STM32F103xx, STM32F105xx

and STM32F107xx advanced ARM-based 32-bit MCUs

Introduction

This reference manual targets application developers. It provides complete information on

how to use the STM32F101xx, STM32F102xx, STM32F103xx and

STM32F105xx/STM32F107xx microcontroller memory and peripherals. The STM32F101xx,

STM32F102xx, STM32F103xx and STM32F105xx/STM32F107xx will be referred to as

STM32F10xxx throughout the document, unless otherwise specified.

The STM32F10xxx is a family of microcontrollers with different memory sizes, packages and

peripherals.

For ordering information, mechanical and electrical device characteristics please refer to the

low-, medium- and high-density STM32F101xx and STM32F103xx datasheets, to the low-

and medium-density STM32F102xx datasheets and to the STM32F105xx/STM32F107xx

connectivity line datasheet.

For information on programming, erasing and protection of the internal Flash memory

please refer to the STM32F10xxx Flash programming manual.

For information on the ARM Cortex™-M3 core, please refer to the Cortex™-M3 Technical

Reference Manual .

Related documents

Available from www.arm.com :

■ Cortex™-M3 Technical Reference Manual, available from:

http://infocenter.arm.com/help/topic/com.arm.doc.ddi0337e/DDI0337E_cortex_m3_r1p1_trm.pdf

Available from www.st.com :

■

STM32F101xx STM32F103xx datasheets

■

STM32F10xxx Flash programming manual

June 2009

Doc ID 13902 Rev 9

1/995

www.st.com

Contents

RM0008

Contents

Documentation conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

1.1

List of abbreviations for registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

1.2

Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

1.3

Peripheral availability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

Memory and bus architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

2.1

System architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

2.2

Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

2.3

Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

2.3.1

Embedded SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

2.3.2

Bit banding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

2.3.3

Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

2.4

Boot configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

CRC calculation unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.1

CRC introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.2

CRC main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

3.3

CRC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

3.4

CRC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

3.4.1

Data register (CRC_DR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

3.4.2

Independent data register (CRC_IDR) . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.4.3

Control register (CRC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3.4.4

CRC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Power control (PWR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

4.1

Power supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

4.1.1

Independent A/D converter supply and reference voltage . . . . . . . . . . . 54

4.1.2

Battery backup domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

4.1.3

Voltage regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

4.2

Power supply supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

4.2.1

Power on reset (POR)/power down reset (PDR) . . . . . . . . . . . . . . . . . . 55

4.2.2

Programmable voltage detector (PVD) . . . . . . . . . . . . . . . . . . . . . . . . . 56

4.3

Low-power modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

2/995

Doc ID 13902 Rev 9

RM0008

Contents

4.3.1

Slowing down system clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

4.3.2

Peripheral clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

4.3.3

Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

4.3.4

Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

4.3.5

Standby mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

4.3.6

Auto-wakeup (AWU) from low-power mode . . . . . . . . . . . . . . . . . . . . . . 62

4.4

Power control registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

4.4.1

Power control register (PWR_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

4.4.2

Power control/status register (PWR_CSR) . . . . . . . . . . . . . . . . . . . . . . 64

4.4.3

PWR register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

Backup registers (BKP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

5.1

BKP introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

5.2

BKP main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

5.3

BKP functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

5.3.1

Tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

5.3.2

RTC calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

5.4

BKP registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

5.4.1

Backup data register x (BKP_DRx) (x = 1 ..42) . . . . . . . . . . . . . . . . . . . 68

5.4.2

RTC clock calibration register (BKP_RTCCR) . . . . . . . . . . . . . . . . . . . . 68

5.4.3

Backup control register (BKP_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

5.4.4

Backup control/status register (BKP_CSR) . . . . . . . . . . . . . . . . . . . . . . 69

5.4.5

BKP register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Low-, medium- and high-density reset and clock control (RCC) . . . . 74

6.1

Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

6.1.1

System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

6.1.2

Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

6.1.3

Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

6.2

Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

6.2.1

HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

6.2.2

HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

6.2.3

PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

6.2.4

LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

6.2.5

LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

6.2.6

System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

Doc ID 13902 Rev 9

3/995

Contents

RM0008

6.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

6.2.8 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

6.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

6.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

6.3

RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

6.3.1 Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

6.3.2 Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . . 84

6.3.3 Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

6.3.4 APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . . 89

6.3.5 APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . . 91

6.3.6 AHB peripheral clock enable register (RCC_AHBENR) . . . . . . . . . . . . 93

6.3.7 APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . . 95

6.3.8 APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . . 97

6.3.9 Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . . 99

6.3.10 Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

6.3.11 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

Connectivity line devices: reset and clock control (RCC) . . . . . . . . . 104

7.1

Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

7.1.1

System reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

7.1.2

Power reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

7.1.3

Backup domain reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

7.2

Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

7.2.1 HSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

7.2.2 HSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

7.2.3 PLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

7.2.4 LSE clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

7.2.5 LSI clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

7.2.6 System clock (SYSCLK) selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

7.2.7 Clock security system (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

7.2.8 RTC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

7.2.9 Watchdog clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

7.2.10 Clock-out capability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

7.3

RCC registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

7.3.1

Clock control register (RCC_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

7.3.2

Clock configuration register (RCC_CFGR) . . . . . . . . . . . . . . . . . . . . . 115

7.3.3

Clock interrupt register (RCC_CIR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

4/995

Doc ID 13902 Rev 9

RM0008

Contents

7.3.4 APB2 peripheral reset register (RCC_APB2RSTR) . . . . . . . . . . . . . . 121

7.3.5 APB1 peripheral reset register (RCC_APB1RSTR) . . . . . . . . . . . . . . 122

7.3.6 AHB Peripheral Clock enable register (RCC_AHBENR) . . . . . . . . . . . 125

7.3.7 APB2 peripheral clock enable register (RCC_APB2ENR) . . . . . . . . . . 126

7.3.8 APB1 peripheral clock enable register (RCC_APB1ENR) . . . . . . . . . . 128

7.3.9 Backup domain control register (RCC_BDCR) . . . . . . . . . . . . . . . . . . 130

7.3.10 Control/status register (RCC_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

7.3.11 AHB peripheral clock reset register (RCC_AHBRSTR) . . . . . . . . . . . . 133

7.3.12 Clock configuration register2 (RCC_CFGR2) . . . . . . . . . . . . . . . . . . . 134

7.3.13 RCC register map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

General-purpose and alternate-function I/Os (GPIOs and AFIOs) . . 138

8.1

GPIO functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

8.1.1 General-purpose I/O (GPIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

8.1.2 Atomic bit set or reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

8.1.3 External interrupt/wakeup lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

8.1.4 Alternate functions (AF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

8.1.5 Software remapping of I/O alternate functions . . . . . . . . . . . . . . . . . . 141

8.1.6 GPIO locking mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

8.1.7 Input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

8.1.8 Output configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

8.1.9 Alternate function configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

8.1.10 Analog input configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

8.1.11 Peripherals’ GPIO configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

8.2

GPIO registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

8.2.1

Port configuration register low (GPIOx_CRL) (x=A..G) . . . . . . . . . . . . 148

8.2.2

Port configuration register high (GPIOx_CRH) (x=A..G) . . . . . . . . . . . 149

8.2.3

Port input data register (GPIOx_IDR) (x=A..G) . . . . . . . . . . . . . . . . . . 149

8.2.4

Port output data register (GPIOx_ODR) (x=A..G) . . . . . . . . . . . . . . . . 150

8.2.5

Port bit set/reset register (GPIOx_BSRR) (x=A..G) . . . . . . . . . . . . . . . 150

8.2.6

Port bit reset register (GPIOx_BRR) (x=A..G) . . . . . . . . . . . . . . . . . . . 151

8.2.7

Port configuration lock register (GPIOx_LCKR) (x=A..G) . . . . . . . . . . 151

8.3

Alternate function I/O and debug configuration (AFIO) . . . . . . . . . . . . . 152

8.3.1

Using OSC32_IN/OSC32_OUT pins as GPIO ports PC14/PC15 . . . . 152

8.3.2

Using OSC_IN/OSC_OUT pins as GPIO ports PD0/PD1 . . . . . . . . . . 152

8.3.3

CAN1 alternate function remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

8.3.4

CAN2 alternate function remapping . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

Doc ID 13902 Rev 9

5/995

Plik z chomika:

Inne pliki z tego folderu:

Inne foldery tego chomika: